Comparación entre los módulos DRAM SODIMM DDR4 y DDR5 de APACER
Comparación del factor de forma
Ancho de banda y latencia de memoria
El cálculo basado en ecuaciones simplificadas: ancho de banda = velocidad [MT/s]*8/1000, latencia de memoria[ns] = 2000/velocidad[MT/s] lleva a la conclusión de que el DDR5600 CL46 tiene un 75 % más de ancho de banda y una latencia un 19 % peor que el DDR4 3200 CL22.
Sin embargo, según las pruebas realizadas por Anandtech, la memoria DDR5-4800 CL40 aumenta la latencia del sistema a 92,8 ns, frente a los 90 ns de la DDR4-3200 CL22. Esto supone solo un ~3 % más, lo cual se aprecia en las pruebas comparativas sintéticas, pero es prácticamente imperceptible en la mayoría de los casos de uso en el mundo real. También cabe esperar resultados similares para la memoria DDR5 5600 CL46.
Mayor capacidad del módulo DRAM
La densidad máxima de memoria del DDR4 es de 16 Gb por chip, de modo que con 16 chips se obtienen 256 Gbit o un total de 32 GB. DDR5, en comparación, tiene 64 Gb por chip, lo que se traduce en 1024 Gbit o un total de 128 GB, una capacidad 4 veces superior a la del DDR4.
ECC en chip
Las celdas de memoria más pequeñas, necesarias para una mayor capacidad, junto con una mayor frecuencia de reloj, aumentan la probabilidad de errores de un solo bit en el chip DRAM. El chip del DRAM DDR5 calcula el ECC para los datos que se están escribiendo y almacena el ECC en el mismo chip. En una operación de lectura de DRAM, el chip lee los datos y el ECC actuales y puede corregir cualquier error de un solo bit en cualquiera de los bits de datos leídos.
El módulo de memoria SODIMM DDR5 ECC clásico utiliza un chip adicional donde se almacenan el ECC y dos canales de 36 bits (32 bits para datos + 4 bits para ECC). El controlador de memoria calcula el ECC para los datos que se van a escribir y, a continuación, escribe los datos y el ECC en el módulo de memoria. Durante una operación de lectura, el controlador lee los datos y el ECC y genera el ECC para los datos leídos. Si el ECC calculado y el cargado coinciden, los datos se envían a la CPU. De lo contrario, los datos se envían al programa de corrección de errores. Así, los datos están protegidos en todo el trayecto entre el controlador de memoria y el chip de memoria.
Mayor eficacia en el acceso a la memoria
Arquitectura de canales
Dos canales independientes de 32 bits permiten optimizar el acceso a la memoria.
Doble longitud de ráfaga, 2 canales independientes de 32 bits
La longitud de ráfaga de 16 (BL16) permite acceder con una sola ráfaga a 64 bytes de datos, un tamaño típico de línea de búfer de CPU, desde un único canal de un módulo DRAM DDR5. Esto significa que un módulo DRAM DDR5 5600 puede realizar siete operaciones de 64 bytes en el mismo tiempo que un DDR4 3200 necesita para realizar cuatro operaciones.
Doble número de bancos
El DDR5 duplica el número de grupos de bancos hasta 8, manteniendo el mismo número de bancos por grupo de bancos, 4. El acceso a diferentes grupos de bancos es más rápido que el acceso dentro de un mismo grupo de bancos.
Same-Bank Refresh
En DDR4, todos los bancos de memoria deben actualizarse simultáneamente, aunque solo sea necesario actualizar uno de los 16 bancos de memoria de un DIMM, y la CPU no puede acceder a la memoria hasta que finaliza la actualización. En DDR5, la función «Same-Bank Refresh» permite actualizar un banco del grupo en lugar de todos. De este modo, tres de los cuatro bancos permanecen a disposición de la CPU.
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